Обязанности:

Разработка технический заданий на проектирование аппаратных средств (плат) и изделий в целом;
Участие в проектировании и разработки аппаратных средств (плат) и изделий;
Разработка прошивок для плис;
Проведение анализа прошивок для плис по исходным кодам (оптимизация);
Участие в разработке документации на аппаратные средства (платы).

Требования:

Опыт работы от 5 лет;
Знание VHDL/System Verilog на продвинутом уровне и опыт разработки на нем;
Умение проводить анализ временных задержек;
Опыт работы с Xilinx ISE/Vivado;
Опыт работы с Xilinx Spartan;
Опыт работы с FPGA SOC (ZYNQ);
Опыт работы с внутрисхемными средствами отладки Chipscope/JTAG live;
Навык написания тестбенчей с полным покрытием;
Оптимизация VHDL кода и знание Best Practices;
Опыт работы с Microblaze;
Опыт работы с API;
Знание и умение работать с интерфейсами и протоколами UART/I2C/SPI и т.д.
Знание и умение работать с интерфейсами памяти DDR2/3, сетевыми интерфейсами;
Знание современной элементной базы;
Чтение электрических принципиальных схем;
Опыт работы с внешними средствами отладки;
Английский язык на уровне свободного чтения технической документации.

Условия:

График работы 5/2, гибкое начало рабочего дня (с 8:00 до 10:00), пятница – сокращенный рабочий день;
Официальное оформление в соответствии с ТК РФ, стабильная заработная плата, с выплатами 2 раза в месяц;
Возможно денежное вознаграждение по итогам работы за год и премии за выполнение предприятием производственного плана;
Предусмотрены индексация и увеличение зарплаты, в соответствии с ростом Вашей квалификации и вкладу в дело предприятия;
Ежегодная выплата материальной помощи к отпуску;
При необходимости предусмотрено повышение квалификации за счет предприятия;
Предполагается оформление допуска для работы со сведениями, составляющими государственную тайну по 3 форме;
По результатам собеседование возможно установление испытательного срока до 3-х месяцев.
Комфортные условия труда - размещение в отдельных кабинетах по 2-3 человека;
Офис предприятия находится в пешей доступности от станций метро «Речной вокзал» и «Беломорская» (10 минут).

Ведущий инженер-разработчик ПЛИС (FPGA)